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Imagination Technology e la sussidiaria MIPS ufficializzano i core M-Class (pipeline a 5 stadi), I-Class (pipeline a 9 stadi, multi-thread, dual issue) e P-Class (pipeline a 16 stadi, out-of-order execution, multi-issue).

 

 

Attraverso questa offerta, Imagination vuole conquistare parte dei mercati in cui oggi x86 ed ARM sono protagonisti, ed in particolare quelli dell'Internet of Things (partendo dagli smartwatch) e dei Server ad altà densità. Proprio a quest'ultimo settore sono dedicati i core MIPS-P e MIPS-I, come afferma Mark Throndson, Director of Business Development presso Imagination: “There are some things 64-bit architectures are better than 32-bit architectures at, like data moves, data manipulation, and compute on large data types. But the reason most people move to 64-bit is addressable memory space. We looked at the way cores were being used, with loads like position-independent code. So we added instructions that are better for the just-in-times, virtual machines, Java Script, browsers, position-independent code for Android, and abstracted compilers like LLVM”.

Particolare enfasi è stata data al piccolo core MIPS-I, di appena 1mmq di superficie se prodotto con il nodo a 28nm di TSMC, ed integrante le istruzioni Release 5 e le recentissime Release 6 di MIPS, SIMD a 128 Bit, una FPU e un'unità per accelerare via hardware l'utilizzo di software per la virtualizzazione. La configurazione minima parte da 1 SoC a 1 Core, ed arriva fino ad un cluster di 64 SoC Quad Core, per un totale di 256 Core. Considerando che ogni Core può gestire fino a 4 thread, un Cluster di MIPS-I può garantire la fruizione di 1024 thread.

Come riporta Steve Bush su Electronics Weekly, Throndson ha mostrato le capacità di questi core nel caso venissero utilizzati in ambienti virtualizzati: “Modelling, which Throndson is confident will prove accurate, indicates a 1GHz core will occupy 1mm2 on TSMC’s 28HPM (28nm) process, and hit 5.6CoreMark/MHz and 3.0DMips/MHz. This is with 32kbyte instruction and data caches, two threads per core, SIMD, floating point, and hardware virtualisation with 15 guests. In a preliminary chip floor plan, four of these cores have been positioned with 1Mbyte of L2 cache and 128 virtualised interrupts”.

MIPS, inoltre, come riporta Nick Flaherty su EETimes, sembra si stia muovendo molto bene anche per quanto riguarda la gestione energetica dei singoli core. Ecco le parole di Throndson: “We have moved to a directory-based scheme. Rather than snooping in each of the cores, the manager maintains a directory that allows the cores to remain autonomous and be touched only when interventions are necessary to maintain coherency. This means you can run each core at its own frequency and voltage with full flexibility on each individual core. That is part of what makes it possible to scale to multiple clusters. It is sharing the directories across clusters. We have moved to an inclusive L2 cache that must include all the content of the L1 cache, so it isn't as much overhead”.

Broadcom e Cavium (Octeon) stanno già utilizzando con successo i core MIPS nei propri prodotti, vedremo se riusciranno a sfondare anche nel mercato Server, il quale si preannuncia sempre più movimentato.

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Gian Maria Forni
Autore: Gian Maria Forni
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Esperto di mercati e CPU
Sebbene sia laureato in Lettere e Filosofia, indirizzo Storia Contemporanea, e scriva per quotidiani e riviste di tale settore, ha sempre avuto la passione per l'informatica ed ha collaborato quale moderatore in importanti forum del settore
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